第1章數(shù)字邏輯基礎
1.1數(shù)字邏輯的發(fā)展史
1.2SPICE仿真工具基礎
1.2.1SPICE的分析功能
1.2.2SPICE的分析流程
1.3開關系統(tǒng)
1.3.10和1的概念
1.3.2開關系統(tǒng)的優(yōu)勢
1.3.3晶體管作為開關
1.3.4半導體物理器件
1.3.5半導體邏輯電路
1.3.6邏輯電路符號
1.4半導體數(shù)字集成電路
1.4.1集成電路的發(fā)展
1.4.2集成電路構成
1.4.3集成電路的版圖
1.5基本的邏輯門及其特性
1.5.1基本的邏輯門
1.5.2基本的邏輯門集成電路
1.5.3邏輯門電路的傳輸特性
1.5.4不同邏輯門之間的連接
1.6邏輯代數(shù)理論
1.6.1邏輯代數(shù)中的運算關系
1.6.2邏輯函數(shù)表達式
1.7邏輯表達式的化簡
1.7.1使用運算律化簡邏輯表達式
1.7.2使用卡諾圖化簡邏輯表達式
1.7.3不完全指定邏輯功能的化簡
1.7.4輸入變量的卡諾圖表示
1.8毛刺的產(chǎn)生及消除
1.9數(shù)字碼制的表示和轉(zhuǎn)換
1.9.1數(shù)字碼制表示
1.9.2數(shù)字碼制之間的轉(zhuǎn)換
第2章數(shù)字邏輯電路
2.1組合邏輯電路
2.1.1編碼器
2.1.2譯碼器
2.1.3碼轉(zhuǎn)換器
2.1.4多路選擇器
2.1.5數(shù)字比較器
2.1.6加法器
2.1.7減法器
2.1.8加法器/減法器
2.1.9乘法器
2.2時序邏輯電路
2.2.1時序邏輯電路的類型
2.2.2時序邏輯電路的特點
2.2.3基本SR鎖存器
2.2.4同步SR鎖存器
2.2.5D鎖存器
2.2.6D觸發(fā)器
2.2.7其他觸發(fā)器
2.2.8普通寄存器
2.2.9移位寄存器
2.3存儲器
2.3.1存儲器的分類
2.3.2存儲器的工作原理
2.3.3易失性存儲器
2.3.4非易失性存儲器
2.4有限自動狀態(tài)機
2.4.1有限自動狀態(tài)機原理
2.4.2狀態(tài)圖的表示及實現(xiàn)
2.4.3三位計數(shù)器設計與實現(xiàn)
第3章可編程邏輯器件原理
3.1可編程邏輯器件的發(fā)展歷史
3.2可編程邏輯器件的典型工藝
3.3簡單可編程邏輯器件的結構
3.3.1PROM的內(nèi)部結構
3.3.2PAL的內(nèi)部結構
3.3.3PLA的內(nèi)部結構
3.4復雜可編程邏輯器件的結構
3.4.1邏輯陣列塊
3.4.2宏單元
3.4.3擴展器乘積項
3.4.4可編程互聯(lián)陣列
3.4.5I/O控制塊
3.5現(xiàn)場可編程門陣列的結構
3.5.1查找表結構原理
3.5.2MAX 10系列的器件的特性
3.5.3邏輯陣列模塊
3.5.4嵌入式存儲器
3.5.5嵌入式乘法器
3.5.6時鐘和相位鎖相環(huán)
3.5.7通用I/O
3.5.8高速LVDS I/O
3.5.9外部存儲器接口
3.5.10模數(shù)轉(zhuǎn)換器
3.5.11配置方案
3.5.12用戶閃存
3.5.13電源管理
第4章Quartus Prime Standard集成開發(fā)環(huán)境的原理圖設計流程
4.1Quartus Prime Standard集成開發(fā)環(huán)境的概述
4.2Quartus Prime Standard集成開發(fā)環(huán)境的下載和安裝
4.3獲取Quartus Prime Standard集成開發(fā)環(huán)境的許可文件
4.4設計原理
4.5建立新的設計工程
4.6添加原理圖設計文件
4.7添加引腳約束文件
4.8生成編程文件并下載設計
第5章Quartus Prime集成開發(fā)環(huán)境的HDL設計流程
5.1Quartus Prime集成開發(fā)環(huán)境的設計流程
5.2設計原理
5.3建立新的設計工程
5.4創(chuàng)建Verilog HDL設計文件
5.5分析和綜合
5.5.1執(zhí)行分析和綜合過程
5.5.2查看分析和綜合報告
5.5.3查看分析和綜合的網(wǎng)表結構
5.6行為仿真
5.6.1使用波形文件生成測試向量
5.6.2使用Verilog HDL生成測試向量
5.7添加約束條件
5.8設計的適配
5.8.1啟動設計的適配過程
5.8.2查看適配后的報告
5.8.3查看適配后的網(wǎng)表結構
5.9時序分析
5.10設計的裝配
5.11設計的下載
5.12編程器件內(nèi)的存儲器
第6章Verilog HDL規(guī)范
6.1Verilog HDL的發(fā)展
6.2Verilog HDL的程序結構
6.2.1模塊的聲明
6.2.2模塊中端口的定義
6.2.3邏輯功能的定義
6.3Verilog HDL的描述方式
6.3.1行為級描述
6.3.2數(shù)據(jù)流描述
6.3.3結構級描述
6.3.4開關級描述
6.4Verilog HDL的要素
6.4.1注釋
6.4.2間隔符
6.4.3標識符
6.4.4關鍵字
6.4.5系統(tǒng)任務和函數(shù)
6.4.6編譯器指令
6.4.7運算符
6.4.8數(shù)字
6.4.9字符串
6.4.10屬性
6.5Verilog HDL數(shù)據(jù)類型
6.5.1值的集合
6.5.2網(wǎng)絡和變量
6.5.3向量
6.5.4強度
6.5.5隱含聲明
6.5.6網(wǎng)絡類型
6.5.7寄存器類型
6.5.8整型、實數(shù)型、時間型和實時時間型變量的聲明
6.5.9數(shù)組
6.5.10參數(shù)
6.5.11Verilog HDL中的名字空間
6.6Verilog HDL中的表達式
6.6.1操作符
6.6.2操作數(shù)
6.6.3延遲表達式
6.6.4表達式的位寬
6.6.5有符號表達式
6.6.6分配和截斷
6.7Verilog HDL中的分配
6.7.1連續(xù)分配
6.7.2過程分配
6.8Verilog HDL的門級和開關級描述
6.8.1門和開關聲明
6.8.2邏輯門
6.8.3輸出門
6.8.4三態(tài)門
6.8.5MOS開關
6.8.6雙向傳輸開關
6.8.7CMOS開關
6.8.8pull門
6.9Verilog HDL用戶自定義原語
6.9.1UDP的定義
6.9.2組合邏輯電路的UDP
6.9.3電平觸發(fā)的時序UDP
6.9.4邊沿觸發(fā)的時序UDP
6.9.5邊沿和電平觸發(fā)的混合行為
6.10Verilog HDL行為級描述語句
6.10.1過程語句
6.10.2過程連續(xù)分配
6.10.3條件語句
6.10.4case語句
6.10.5循環(huán)語句
6.10.6過程時序控制
6.10.7語句塊
ⅩⅩ6.10.8結構化的過程
6.11Verilog HDL中的任務和函數(shù)
6.11.1任務和函數(shù)的區(qū)別
6.11.2定義和使能任務
6.11.3禁止命名的塊和任務
6.11.4函數(shù)的聲明與調(diào)用
6.12Verilog HDL層次化結構
6.12.1模塊和模塊例化
6.12.2覆蓋模塊參數(shù)值
6.12.3端口
6.12.4生成結構
6.12.5層次化的名字
6.12.6向上名字引用
6.12.7范圍規(guī)則
6.13Verilog HDL設計配置
6.13.1配置格式
6.13.2庫
6.13.3配置例子
6.14Verilog HDL指定塊
6.14.1路徑的聲明
6.14.2為路徑分配延遲
6.14.3混合模塊路徑延遲和分布式延遲
6.14.4驅(qū)動布線邏輯
6.14.5脈沖過濾行為的控制
6.15Verilog HDL時序檢查
6.15.1使用一個穩(wěn)定窗口檢查時序
6.15.2時鐘和控制信號的時序檢查
6.15.3邊沿控制標識符
6.15.4提示符：用戶定義對時序沖突的響應
6.15.5使能帶有條件的時序檢查
6.15.6時序檢查中的矢量信號
6.15.7負時序檢查
6.16Verilog HDL SDF逆向注解
6.16.1SDF注解器
6.16.2映射SDF結構到Verilog
6.16.3多個注解
6.16.4多個SDF文件
6.16.5脈沖限制注解
6.16.6SDF到Verilog延遲值映射
6.17Verilog HDL系統(tǒng)任務和函數(shù)
6.17.1顯示任務
6.17.2文件I/O任務和函數(shù)
6.17.3時間標度任務
6.17.4仿真控制任務
6.17.5隨機分析任務
6.17.6仿真時間函數(shù)
6.17.7轉(zhuǎn)換函數(shù)
6.17.8概率分布函數(shù)
6.17.9命令行輸入
6.17.10數(shù)學函數(shù)
6.18Verilog HDL的VCD文件
6.18.1Vivado創(chuàng)建四態(tài)VCD文件
6.18.2Verilog源創(chuàng)建四態(tài)VCD文件
6.18.3四態(tài)VCD文件格式
6.19Verilog HDL編譯器指令
6.19.1`celldefine和`endcelldefine
6.19.2`default_nettype
6.19.3`define和`undef
6.19.4`ifdef、`else、`elsif、`endif、`ifndef
6.19.5`include
6.19.6`resetall
6.19.7`line
6.19.8 `timescale
6.19.9`unconnected_drive和`nounconnected_drive
6.19.10`pragma
6.19.11`begin_keywords和`end_keyword
6.20Verilog HDL（IEEE 1364—2005）關鍵字列表
第7章基本數(shù)字邏輯單元的Verilog HDL描述
7.1組合邏輯電路的Verilog HDL描述
7.1.1邏輯門的Verilog HDL描述
7.1.2編碼器的Verilog HDL描述
7.1.3譯碼器的Verilog HDL描述
7.1.4多路選擇器的Verilog HDL描述
7.1.5數(shù)字比較器的Verilog HDL描述
7.1.6總線緩沖器的Verilog HDL描述
7.2數(shù)據(jù)運算操作的Verilog HDL描述
7.2.1加法操作的Verilog HDL描述
7.2.2減法操作的Verilog HDL描述
7.2.3乘法操作的Verilog HDL描述
7.2.4除法操作的Verilog HDL描述
7.2.5算術邏輯單元的Verilog HDL描述
7.3時序邏輯電路的Verilog HDL描述
7.3.1觸發(fā)器和鎖存器的Verilog HDL描述
7.3.2計數(shù)器的Verilog HDL描述
7.3.3移位寄存器的Verilog HDL描述
7.3.4脈沖寬度調(diào)制的Verilog HDL描述
7.4存儲器的Verilog HDL描述
7.4.1ROM的Verilog HDL描述
7.4.2RAM的Verilog HDL描述
7.5有限自動狀態(tài)機的Verilog HDL描述
7.5.1FSM的設計原理
7.5.2FSM的應用-序列檢測器的實現(xiàn)
7.5.3FSM的應用-交通燈的實現(xiàn)
7.6算法狀態(tài)機的Verilog HDL描述
7.6.1算法狀態(tài)機的原理
7.6.2ASM到Verilog HDL的轉(zhuǎn)換
第8章復雜數(shù)字系統(tǒng)的設計與實現(xiàn)
8.1設計所用外設的原理
8.1.1LED的驅(qū)動原理
8.1.2開關的驅(qū)動原理
8.1.3按鍵的驅(qū)動原理
8.1.4七段數(shù)碼管的驅(qū)動原理
8.1.5VGA顯示器的原理
8.2系統(tǒng)中各個模塊的功能
8.3創(chuàng)建新的設計工程
8.4Verilog HDL復雜數(shù)字系統(tǒng)的設計流程
8.4.1創(chuàng)建分頻管驅(qū)動模塊1（divclk1.v）
8.4.2創(chuàng)建分頻時鐘模塊2（divclk2.v)
8.4.3創(chuàng)建分頻時鐘模塊3（divclk3.v）
8.4.4創(chuàng)建呼吸流水燈模塊（pwm_led.v）
8.4.5創(chuàng)建七段數(shù)碼管驅(qū)動模塊（seg7display.v)
8.4.6創(chuàng)建VGA顯示驅(qū)動模塊
8.4.7創(chuàng)建頂層模塊（top.v）
8.5添加引腳約束條件
8.6設計的處理與下載
第9章處理器核的原理、設計與進階
9.1簡單處理器核的設計原理
9.2簡單處理器核的設計與實現(xiàn)
9.2.1處理器核的設計
9.2.2處理器核的行為級仿真
9.2.3為處理器核添加引腳約束條件
9.2.4簡單處理器核設計的處理與驗證
9.3由簡單處理器核構成處理器系統(tǒng)
9.4擴展處理器核的設計原理
9.5擴展處理器核的設計與實現(xiàn)
9.6添加七段數(shù)碼管控制器模塊
9.7添加狀態(tài)寄存器模塊
第10章片上嵌入式系統(tǒng)的構建與實現(xiàn)
10.1片上嵌入式系統(tǒng)的概念
10.1.1Cortex-M的片上系統(tǒng)的優(yōu)勢
10.1.2不同類型的Arm處理器
10.1.3Arm的DesignStart計劃
10.2AMBA
10.2.1AMBA的特性
10.2.2AMBA的歷史
10.3AHB
10.3.1不同版本的AHB協(xié)議
10.3.2AHB信號
10.3.3基本操作
10.3.4最小的AHB系統(tǒng)
10.3.5多個總線主設備的管理
10.3.6地址階段的信號
10.3.7數(shù)據(jù)階段的信號
10.3.8傳統(tǒng)的仲裁器握手信號
10.3.9獨占訪問操作
10.3.10AHB5 TrustZone支持
10.4APB
10.4.1APB系統(tǒng)的介紹
10.4.2APB信號和連接
10.4.3APB協(xié)議v2.0中的其他信號
10.4.4APB上的數(shù)據(jù)值
10.4.5不同版本APB元件的混合
10.5Cortex-M0處理器的功能和結構
10.5.1Cortex-M0處理器的功能
10.5.2Cortex-M0處理器的結構
10.6Cortex-M0處理器中的寄存器組
10.6.1通用寄存器
10.6.2堆棧指針
10.6.3程序計數(shù)器
10.6.4鏈接寄存器
10.6.5程序狀態(tài)寄存器
10.6.6中斷屏蔽特殊寄存器
10.6.7特殊寄存器
10.7Cortex-M0處理器中存儲器的空間映射
10.8Cortex-M0處理器中程序的鏡像原理及生成方法
10.9Cortex-M0處理器中的端及其分配
10.10Cortex-M0處理器中的異常及其處理
10.10.1異常的原理
10.10.2異常的優(yōu)先級
10.10.3向量表
10.10.4異常的類型
10.11Cortex-M0處理器的指令系統(tǒng)
10.11.1Thumb指令集
10.11.2匯編語言的格式
10.11.3寄存器訪問指令-MOVE
10.11.4寄存器訪問指令-LOAD
10.11.5存儲器訪問指令-STORE
10.11.6多數(shù)據(jù)訪問指令
10.11.7堆棧訪問指令
10.11.8算術運算指令
10.11.9邏輯操作指令
10.11.10移位操作指令
10.11.11逆序操作指令
10.11.12擴展操作指令
10.11.13程序流控制指令
10.11.14存儲器屏障指令
10.11.15異常相關指令
10.11.16休眠相關的指令
10.11.17其他指令
10.12Cortex-M0處理器的低功耗特性
10.12.1低功耗設計的基礎
10.12.2Cortex-M0處理器低功耗特性的概述
10.12.3Cortex-M0處理器的低功耗結構
10.12.4Cortex-M0處理器的休眠模式
10.12.5喚醒中斷控制器
10.12.6降低功耗的其他方法
10.13Cortex-M0 DesignStart架構
10.13.1獲取Eval版本的Cortex-M0
10.13.2Eval版本的Cortex-M0處理器的頂層符號
10.13.3AHB-Lite接口
10.13.4將CORTEXM0DS集成到系統(tǒng)的方法
10.14Keil MDK開發(fā)套件的概述
10.14.1下載MDK開發(fā)套件
10.14.2安裝 MDK開發(fā)套件
10.14.3MDK程序的處理流程
10.15Keil μVision應用程序的開發(fā)
10.15.1建立新的軟件設計工程
10.15.2工程的參數(shù)設置
10.15.3創(chuàng)建和編譯匯編文件
10.15.4通過調(diào)試器對設計進行分析
10.16構建片上嵌入式系統(tǒng)
10.16.1片上嵌入式系統(tǒng)的軟件和硬件設計目標
10.16.2建立新的嵌入式設計工程
10.16.3添加并分析設計文件
10.16.4添加引腳約束條件
10.17設計的處理與驗證
第11章視頻圖像采集和處理系統(tǒng)的原理與實現(xiàn)
11.1圖像傳感器的原理與配置
11.1.1傳感器的結構與功能
11.1.2SCCB功能概述
11.1.3SCCB數(shù)據(jù)傳輸
11.1.4圖像傳感器的引腳和硬件連接
11.2TFT彩色LCD屏的原理與驅(qū)動
11.2.1彩色LCD屏的接口
11.2.2FPGA提供給彩屏的寫控制信號
11.2.3FPGA提供給彩屏的讀控制信號
11.2.4ILI9341讀寫命令/數(shù)據(jù)格式
11.3捕獲和顯示視頻的原理
11.4視頻圖像采集和處理系統(tǒng)的設計
11.4.1建立新的設計工程
11.4.2創(chuàng)建SCCB驅(qū)動時鐘模塊
11.4.3創(chuàng)建SCCB驅(qū)動模塊
11.4.4創(chuàng)建攝像頭配置命令模塊
11.4.5創(chuàng)建攝像頭視頻圖像捕獲模塊
11.4.6創(chuàng)建LCD屏配置時鐘驅(qū)動模塊
11.4.7創(chuàng)建LCD屏底層驅(qū)動模塊
11.4.8創(chuàng)建LCD屏配置命令模塊
11.4.9創(chuàng)建LCD屏配置和圖像輸出選擇模塊
11.4.10創(chuàng)建設計的頂層模塊
11.4.11添加約束條件
11.4.12設計的下載與驗證
第12章數(shù)模混合系統(tǒng)的設計
12.1信號采集和處理的實現(xiàn)
12.1.1ADC的概述
12.1.2ADC的架構
12.1.3ADC轉(zhuǎn)換
12.1.41602字符LCD模塊的原理
12.1.5信號采集、處理和顯示的實現(xiàn)
12.2信號發(fā)生器的實現(xiàn)
12.2.1DAC的工作原理
12.2.2系統(tǒng)的實現(xiàn)原理
12.2.3設計的實現(xiàn)